虫虫虫开发者社区

上传资源

Verilog_HDL源码

VHDL/FPGA/Verilog 21 K 94 次下载 2015-11-15

资源详细信息

文件格式

RAR

文件大小

21 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2015-11-15 20:28

下载统计

94 次

所需积分

2 积分

Verilog_HDL源码 - 资源详细说明

Verilog_HDL源码， Verilog_HDL源码

Verilog_HDL源码 - 源码文件列表

本资源包含 30 个源码文件支持在线预览，点击文件名即可查看

1

test_hiz.v

2

t_add_full_unit_delay.v

3

compare_4_str.v

4

mux_4_32_ca.v

5

aoi_udp.v

6

t_add_full_asic.v

7

mux_4_32_case.v

8

test_hiz.v

9

t_add_full_unit_delay.v

10

compare_4_str.v

11

mux_4_32_ca.v

12

aoi_udp.v

13

t_add_full_asic.v

14

mux_4_32_case.v

15

t_add_rca_4_unit_delay.v

查看完整源码列表 (共 30 个文件) →

温馨提示：点击文件名或"查看源码"按钮可在线浏览源代码，支持语法高亮显示。

立即下载 Verilog_HDL源码

提示：下载后请用压缩软件解压，推荐使用 WinRAR 或 7-Zip

下载说明与使用指南

下载说明

本资源需消耗 2积分
24小时内重复下载不扣分
支持断点续传功能
资源永久有效可用

使用说明

下载后使用解压软件解压
推荐使用 WinRAR 或 7-Zip
如有密码请查看资源说明
解压后即可正常使用

积分获取方式

上传优质资源获得积分
每日签到免费领取积分
邀请好友注册获得奖励
查看详情 →

相关技术标签

点击标签浏览更多相关VHDL/FPGA/Verilog资源：

#Verilog HDL #FPGA #数字设计

相关VHDL/FPGA/Verilog资源推荐