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VHDL/FPGA/Verilog Verilog HDL 编写的CY7C68013 SLAVE FIFO接口程序
Verilog HDL 编写的CY7C68013 SLAVE FIFO接口程序，实际测试可用。可以直接跟上位机连接，传输数据。
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这是用Verilog HDL写的可调占空比分频控制器，可以挂在Avalon总线上使用
VHDL/FPGA/Verilog 精通verilog HDL语言编程源码之4--常用除法器设计
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VHDL/FPGA/Verilog 精通verilog HDL语言编程源码之7——伪随机序列应用设计
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VHDL/FPGA/Verilog Verilog HDL程序设计教程,以可综合的设计为重点
Verilog HDL程序设计教程,以可综合的设计为重点，同时对仿真和模拟也作了深入阐述。全面介绍了verilog HdL 词法，语法。
VHDL/FPGA/Verilog 《Verilog HDL数字控制系统设计实例》-冼进-源代码
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Verilog hdl语言 伽罗华域GF（q）乘法器设计，可使用modelsim进行仿真
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VHDL/FPGA/Verilog Verilog HDL 华为入门教程-网络上比较经典的学习资料
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