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VHDL/FPGA/Verilog Vrilog HDL 八位加法器源程序
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文章/文档 verilog_HDL的卡梅隆大学讲义 很有启发 英文
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很有启发
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VHDL/FPGA/Verilog Verilog-HDL程序设计实用教程收集
Verilog-HDL程序设计实用教程收集，内容丰富，设计技巧多样。
VHDL/FPGA/Verilog 移位运算器SHIFTER 使用Verilog HDL 语言编写
移位运算器SHIFTER 使用Verilog HDL 语言编写，其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路，在J钟信号到来时状态产生变化， CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态，具有数据装入、数据保持、循环右移、带进位循环右移，循环左移、带进位循环左移等功能。
CLK 是时钟脉冲输入，通过键5 ...
VHDL/FPGA/Verilog 双向RAM控制程序,使用VRILOG HDL 编写
双向RAM控制程序,使用VRILOG HDL 编写，简单实用
VHDL/FPGA/Verilog 用verilog HDL实现状态机的设计
用verilog HDL实现状态机的设计
软件设计/软件工程 是摩托罗拉关于Verilog HDL的开发规范
是摩托罗拉关于Verilog HDL的开发规范，相信对于学习Verilog程序设计的人会有很大的帮助
其他 I2C verilog HDL code including test environment
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其他 I2S verilog HDL code including test environment
I2S verilog HDL code including test environment
VHDL/FPGA/Verilog DM9000A读寄存器模块, verilog HDL
DM9000A读寄存器模块, verilog HDL