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WISHBONE 的查询结果
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VHDL/FPGA/Verilog wishbone总线的VHDL源代码 wishbone适用于与FPGA中IP核的高速通信
wishbone总线的VHDL源代码
wishbone适用于与FPGA中IP核的高速通信，其接口简单，速度快 成为ip通信的主流
软件设计/软件工程 Wishbone 和 USB总线结构的介绍
Wishbone 和 USB总线结构的介绍
VHDL/FPGA/Verilog wishbone i2c master vhdl code
wishbone i2c master vhdl code
VHDL/FPGA/Verilog 这是一个连通OPB和Wishbone Bus的Bridge, 能够让OPB与开源的Wishbone Bus连接通信
这是一个连通OPB和Wishbone Bus的Bridge, 能够让OPB与开源的Wishbone Bus连接通信， 从而使用基于Wishbone的许多开源IP Core
单片机开发 wishbone总线协议详细的技术说明文挡！
wishbone总线协议详细的技术说明文挡！
串口编程 WISHBONE revB2 compiant I2C master core
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VHDL/FPGA/Verilog SoC-Wishbone System IP核的VHDL语言源代码
SoC-Wishbone System IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。
VHDL/FPGA/Verilog // -*- Mode: Verilog -*- // Filename : wb_master.v // Description : Wishbone Master Behavorial //
// -*- Mode: Verilog -*-
// Filename : wb_master.v
// Description : Wishbone Master Behavorial
// Author : Winefred Washington
// Created On : 2002 12 24
// Last Modified By: .
// Last Modified On: .
// Update Count : 0
// Status : Unknown, Use with caution!
// Description Specification
// General ...
VHDL/FPGA/Verilog SoC-Wishbone System IP核的VHDL语言源代码
SoC-Wishbone System IP核的VHDL语言源代码
VHDL/FPGA/Verilog This is is a bridge IP core to interface the Tensilica PIF bus protocol with the OpenCores WishBone.
This is is a bridge IP core to interface the Tensilica PIF bus protocol with the OpenCores WishBone. It currently supports single-cycle as well as burst transfer operations. The core has been tested in a master-PIF slave-WB configuration.