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VHDL/FPGA/Verilog 用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。

用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。

https://www.eeworm.com/dl/663/147618.html

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Verilog HDL 全加器语言

VHDL/FPGA/Verilog 我收藏的北京大学的verilog的PPT,希望对大家有用,这是1-9章,随后上传剩下的

我收藏的北京大学的verilog的PPT,希望对大家有用,这是1-9章,随后上传剩下的

https://www.eeworm.com/dl/663/184861.html

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verilog 大学家

VHDL/FPGA/Verilog 曼码解码的Verilog代码.可以多平台运行,此是第一部分,共四部分.

曼码解码的Verilog代码.可以多平台运行,此是第一部分,共四部分.

https://www.eeworm.com/dl/663/186035.html

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Verilog 分解码代码

VHDL/FPGA/Verilog 用Verilog实现QPSK中的差分,扰码,串并,解差分,解扰码,解串并,用MUXPLUS2进行仿真

用Verilog实现QPSK中的差分,扰码,串并,解差分,解扰码,解串并,用MUXPLUS2进行仿真

https://www.eeworm.com/dl/663/218584.html

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MUXPLUS2 Verilog QPSK 差分

其他嵌入式/单片机内容  采用等精度测频原理的频率计的程序与仿真,用verilog语言实现,可以仿真综合得到所想时序!

采用等精度测频原理的频率计的程序与仿真,用verilog语言实现,可以仿真综合得到所想时序!

https://www.eeworm.com/dl/687/273602.html

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verilog 仿真等精度测频程序

VHDL/FPGA/Verilog 异步复位同步释放的复位信号处理逻辑代码.Verilog编写!很好用.在EP1C6Q240上调试成功.

异步复位同步释放的复位信号处理逻辑代码.Verilog编写!很好用.在EP1C6Q240上调试成功.

https://www.eeworm.com/dl/663/303288.html

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Verilog Q240 240 EP1

VHDL/FPGA/Verilog 离散余弦变换及反离散余弦变换的HDL代码及测试文件。包括VHDL及Verilog版本。可用途JPEG及MEPG压缩算法。

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https://www.eeworm.com/dl/663/344120.html

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Verilog VHDL JPEG MEPG

VHDL/FPGA/Verilog 本程序是在传输流传输过程中对节目时钟字段进行检测与修改,采用Verilog HDL 语言进行编程。

本程序是在传输流传输过程中对节目时钟字段进行检测与修改,采用Verilog HDL 语言进行编程。

https://www.eeworm.com/dl/663/372457.html

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Verilog HDL 程序传输流

其他书籍  代码风格有两层含义：其一是Verilog的代码书写习惯；另一个则是对于一特定电路

代码风格有两层含义：其一是Verilog的代码书写习惯；另一个则是对于一特定电路，用哪一种形式的语言描述，才能将电路描述得更准确，综合以后产生的电路更为合理

https://www.eeworm.com/dl/542/387084.html

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Verilog 代码电路

VHDL/FPGA/Verilog IIC 接口EEPROM 存取实验（verilog实现）按动开发板键盘某个键 CPLD 将拨码开关的数据写入EEPROM 的某个地址

IIC 接口EEPROM 存取实验（verilog实现）按动开发板键盘某个键 CPLD 将拨码开关的数据写入EEPROM 的某个地址，按动另外一个键，将刚写入的数据读回CPLD，并在数码管上显示。帮助读者掌握I2C 的总线协议和EEPROM 的读写方法。

https://www.eeworm.com/dl/663/428666.html

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EEPROM verilog CPLD IIC

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