搜索：VHDL

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https://www.eeworm.com/dl/663/131038.html VHDL/FPGA/Verilog

硬件设计vhdl_cpu1,1. You may copy and distribute verbatim copies of this core, as long -- as this file,

硬件设计vhdl_cpu1,1. You may copy and distribute verbatim copies of this core, as long -- as this file, and the other associated files, remain intact and -- unmodified. Modifications are outlined below.
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https://www.eeworm.com/dl/663/136613.html VHDL/FPGA/Verilog

用vhdl实现脉冲宽度可控的一简单程序 仿真环境MAXPLUS-

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https://www.eeworm.com/dl/663/138696.html VHDL/FPGA/Verilog

DDS的vhdl语言源程序实现 该程序可实现1HZ频率步进

DDS的vhdl语言源程序实现 该程序可实现1HZ频率步进
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https://www.eeworm.com/dl/663/144744.html VHDL/FPGA/Verilog

-- PCI Target Interface Design for XC73144 -- -- Synopsys VHDL Solution using Xilinx XC7000 Library

-- PCI Target Interface Design for XC73144 -- -- Synopsys VHDL Solution using Xilinx XC7000 Library
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https://www.eeworm.com/dl/663/146691.html VHDL/FPGA/Verilog

100vhdl例子 应用于各基础电路或高级电路的基础部分

100vhdl例子 应用于各基础电路或高级电路的基础部分
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https://www.eeworm.com/dl/663/155253.html VHDL/FPGA/Verilog

全加器的VHDL_CODE和TEST_BENCH 無須解壓縮密碼

全加器的VHDL_CODE和TEST_BENCH 無須解壓縮密碼
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https://www.eeworm.com/dl/652/155478.html 文章/文档

利用VHDL语言实现单片简易自动量程数字频率计

利用VHDL语言实现单片简易自动量程数字频率计
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https://www.eeworm.com/dl/663/157464.html VHDL/FPGA/Verilog

8*8位的先入先出（fifo）数据缓冲器的vhdl源程序

8*8位的先入先出（fifo）数据缓冲器的vhdl源程序
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https://www.eeworm.com/dl/624/161155.html 串口编程

uart的vhdl实现代码 分模块设计和状态机设计 不错的

uart的vhdl实现代码 分模块设计和状态机设计 不错的，用它没错
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https://www.eeworm.com/dl/624/162659.html 串口编程

很不错的vhdl学习实例 几十个编程事例 轻松上手

很不错的vhdl学习实例 几十个编程事例 轻松上手
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