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VERILOG-HDL 的查询结果
VHDL/FPGA/Verilog 减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能
减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能，可以进行自增和自减计数，其计数周期为2^N（N为二进制位数）。 二、设计原理 输入/输出说明： d：异步置数数据输入； q：当前计数器数据输出； clock：时钟脉冲； count_en：计数器计数使能控制（1：计数/0：停止计数）； updo ...
VHDL/FPGA/Verilog 我用过的verilog hdl写的SDRAM core源程序,经过测试应用
我用过的verilog hdl写的SDRAM core源程序,经过测试应用
电子书籍 Verilog HDL硬件描述语言的教程
Verilog HDL硬件描述语言的教程
文件格式 verilog hdl. for igginner. tutorial in word file1 KAMPATE
verilog hdl. for igginner. tutorial in word file1 KAMPATE
VHDL/FPGA/Verilog 用Verilog HDL实现I2C总线功能
用Verilog HDL实现I2C总线功能，对I2C总线有很大帮助
VHDL/FPGA/Verilog 用Verilog HDL实现I2C总线功能
用Verilog HDL实现I2C总线功能，对I2C总线有很大帮助
VHDL/FPGA/Verilog 此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块
此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现.
将整个电路分为两个子模块，一个提供同步信号（H_SYNC和V_SYNC）及像素位置信息；另一个接收像素位置信息，并输出颜色信号。这样便于进行图形修改，同时也容易实现
VHDL/FPGA/Verilog 采用Verilog HDL设计,在掌宇智能开发板上得到实现 根据抢答器的原理
采用Verilog HDL设计,在掌宇智能开发板上得到实现
根据抢答器的原理，整个电路可划分为三部分：采样电路、门控电路和译码电路
VHDL/FPGA/Verilog 采用Verilog HDL设计
采用Verilog HDL设计，在Altera EP1S10S780C6开发板上实现
选取6MHz为基准频率，演奏的是梁祝乐曲
VHDL/FPGA/Verilog 初学verilog HDL时 找的好资料 大家共享
初学verilog HDL时 找的好资料
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