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4位乘法器 的查询结果
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VHDL/FPGA/Verilog 高达16位加法器的实现
高达16位加法器的实现，工作环境在ISE，modesim，该例程较为详细！
VHDL/FPGA/Verilog 4位全加器设计
4位全加器设计，包含半加器构成全加器，由全加器构成4位全加器及其拓展
电子书籍 电子密码锁 4位显示 课程设计 完整版
电子密码锁 4位显示
课程设计 完整版
VHDL/FPGA/Verilog 高速乘法器 高速乘法器 高速乘法器 高速乘法器
高速乘法器 高速乘法器 高速乘法器 高速乘法器
汇编语言 4位led7段数码管显示 DS18B20测温
4位led7段数码管显示 DS18B20测温
VHDL/FPGA/Verilog 4位数字频率计的verilog HDL设计
4位数字频率计的verilog HDL设计，精度比较准的
单片机开发 用ATMEGA16实现一个简单电压表.采用动态扫描方式构成电压表的输出显示.ADC的参考电压源采用内部AVCC,转换后的结果换算成测量的电压值在4位LED上显示.
用ATMEGA16实现一个简单电压表.采用动态扫描方式构成电压表的输出显示.ADC的参考电压源采用内部AVCC,转换后的结果换算成测量的电压值在4位LED上显示.
VHDL/FPGA/Verilog 用4位十进制计数器对用户输入时钟信号进行计数
用4位十进制计数器对用户输入时钟信号进行计数，计数间隔为1秒钟。计数满1秒钟后将计数值（即频率值）所存到4位寄存器中显示，并将计数器清0，在进行下一次计数。
频率计由三种模块组成：testctl为控制模块，由1Hz其准产生rst_cnt,load,cnt_en信号；cnt10为带清0及计数允许的十进制计数器；reg4b为四位寄存器。 ...
VHDL/FPGA/Verilog 布斯乘法器的语言描述功能违反外 暗暗达到
布斯乘法器的语言描述功能违反外 暗暗达到
VHDL/FPGA/Verilog FPGA 开发板源码。芯片为Mars EP1C6F.VHDL语言。可实现一些基本的功能。如乘法器、加法器、多路选择器等。
FPGA 开发板源码。芯片为Mars EP1C6F.VHDL语言。可实现一些基本的功能。如乘法器、加法器、多路选择器等。