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锁相环 的查询结果
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VHDL/FPGA/Verilog 一种关于高速时钟提取的文章
一种关于高速时钟提取的文章,讲述了锁相环提取时钟的优缺点。
VHDL/FPGA/Verilog 这是基于verilog语言写的
这是基于verilog语言写的,是基于fpga的数字锁相环的设计,用modelsim打开
技术资料 PLL FM发射芯片
锁相环立体声调频FM发射芯片,可进行软件控制FM的发射频率
VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上;顶层文件是PLL.GDF
系统设计方案 根据韦瓦[ Weawa] 单边带调制解调法、COSTAS 锁相环及双线性变换, 提出基于软件无线电的单边带锁相解调器。解调器运行在TMS320C6203 上, 能实时处理160kHz 信号, 捕捉8k
根据韦瓦[ Weawa] 单边带调制解调法、COSTAS 锁相环及双线性变换, 提出基于软件无线电的单边带锁相解调器。解调器运行在TMS320C6203 上, 能实时处理160kHz 信号, 捕捉8kHz 频偏。
技术资料 ADI PLL仿真工具
用于对ADI公司PLL芯片仿真,可以快速有效的对ADI的锁相环芯片进行仿真。
技术资料 单片机控制的全数字锁相直流调速
锁相环调速系统的工作原理所谓锁相环PLL(phase Loop Locked)是能完成两个频率信号相位同步的负反馈自动控制系统,它有三个基本单元;相位比较器、压控振荡器和低通滤波器.