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单片机开发 本程序为简单的12232F型LCD液晶显示及键盘功能程序 K1键为进入调整
本程序为简单的12232F型LCD液晶显示及键盘功能程序
K1键为进入调整，进入后显示四个0，再次按下为退出调整，初始状态 为首行显示河北工程大学
K2键为进入调整后加一
K3键为进入调整后减一
K4键为光标右移
文件格式 #include <reg51.h> /*-------------------------------------------- 调用方式：自行I/O 口定义﹫2001/05/12
#include <reg51.h>
/*--------------------------------------------
调用方式：自行I/O 口定义﹫2001/05/12
函数说明：私有函数，各接口定义
--------------------------------------------*/
sbit HD7279_CS=P1^4 // HD7279_CS--P1.4
sbit HD7279_CLK=P1^5 // HD7279_CLK-- P1.5
sbit HD7279_DATA=P1^6 // HD7279_DATA ...
VHDL/FPGA/Verilog 实现一个FIR滤波器
实现一个FIR滤波器，基于直接型型算法
输入数据宽度：8位
输出数据宽度：16位
阶数：16阶
滤波器经转换后（右移16位）的特征参数为：
h[0]=h[15]=0000
h[1]=h[14]=0065
h[2]=h[13]=018F
h[3]=h[12]=035A
h[4]=h[11]=0579
h[5]=h[10]=078E
h[6]=h[9]=0935
h[7]=h[8]=0A1F ...
VHDL/FPGA/Verilog 分布式算法在实现乘加功能时
分布式算法在实现乘加功能时，是通过将各输入数据的每一对应位产生的部分积预先进行相加形成相应的部分积，然后再对各个部分积累加形成最终结果的，而传统算法是等到所有乘积已经产生之后再来相加完成乘加运算的。与传统串行算法相比，分布式算法可极大地减少硬件电路的规模，提高电路的执行速度。
实现一个FIR滤波器，基于 ...
VHDL/FPGA/Verilog UART发送TX控制电路设计
UART发送TX控制电路设计，以波特率产生器的EnableTX将数据DATAO以LOAD信号将其送入发送缓冲器Tbuff，并令寄存器内容已载有数据而非空出的标志tmpTBufE=0。当同步波特率信号来临时监视是否处于tmpTBufE=0（内有数据）以及tmpTRegE=1（没有数据）。即处于尚未启动发送态则将Tbuff缓冲寄存器 送入传输寄存器Treg内并令tmpTRegE ...
VHDL/FPGA/Verilog 使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG
使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG，一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式，采用Load/Store结构，ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算，并支持浮点数 ...