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UART发送TX控制电路设计

所属分类 VHDL/FPGA/Verilog
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UART发送TX控制电路设计,以波特率产生器的EnableTX将数据DATAO以LOAD信号将其送入发送缓冲器Tbuff,并令寄存器内容已载有数据而非空出的标志tmpTBufE=0。当同步波特率信号来临时监视是否处于tmpTBufE=0(内有数据)以及tmpTRegE=1(没有数据)。即处于尚未启动发送态则将Tbuff缓冲寄存器 送入传输寄存器Treg内并令tmpTRegE=0(内又送入数据),但因Tbuff已转送入缓冲寄存器TregE内,为空故令tmpTBufE=1,此tmpTBufE代表缓冲寄存器Tbuff是否为空可再予以送入新的要发送的数据。假如tmpTRegE=0(内有数据)则便要开始进行数据串行传输,传出数据为8位,连同启动信号“0”共需9位的发送计数,以BitCnt作计数。当BitCnt=0计数器便开始递加计数字节,同时令起始信号为0,送入TxD输出端输出。而计数器为1-8时都将TReg的最低位Treg(0)输出到TxD端,并令Treg[]作算术右移运算,依次将Treg[]的D7-D0通过D0移到TxD端输出,直到第9位时停止移位,并将停止位TxD=0发送而结束一个8位数据的发送。

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