实现一个FIR滤波器

VHDL/FPGA/Verilog 1604 K 130 次下载 2016-04-06

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实现一个FIR滤波器，基于直接型型算法输入数据宽度：8位输出数据宽度：16位阶数：16阶滤波器经转换后（右移16位）的特征参数为： h[0]=h[15]=0000 h[1]=h[14]=0065 h[2]=h[13]=018F h[3]=h[12]=035A h[4]=h[11]=0579 h[5]=h[10]=078E h[6]=h[9]=0935 h[7]=h[8]=0A1F

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