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https://www.eeworm.com/dl/663/138840.html VHDL/FPGA/Verilog

基于CPLD-FPGA的半整数分频器的设计

基于CPLD-FPGA的半整数分频器的设计，用于设计EDA
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https://www.eeworm.com/dl/663/161648.html VHDL/FPGA/Verilog

用VHDL编写的8位全加器,数字分频器等程序

用VHDL编写的8位全加器,数字分频器等程序
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https://www.eeworm.com/dl/663/175649.html VHDL/FPGA/Verilog

数控分频器设计:对于一个加法计数器

数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号；否则输出‘0’电平。 ...
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https://www.eeworm.com/dl/663/192237.html VHDL/FPGA/Verilog

VHDL下实现3分频率波形,完整源代码,学习参考

VHDL下实现3分频率波形,完整源代码,学习参考
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https://www.eeworm.com/dl/678/202275.html 系统设计方案

关于用触发器构建简单分频器的介绍文档

关于用触发器构建简单分频器的介绍文档，图文并茂，讲解详细
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https://www.eeworm.com/dl/682/228446.html 中间件编程

MB1501频率合成器的分频比设置源程序

MB1501频率合成器的分频比设置源程序
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https://www.eeworm.com/dl/663/257943.html VHDL/FPGA/Verilog

基于vhdl的数控分频器设计的源代码及仿真

基于vhdl的数控分频器设计的源代码及仿真
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https://www.eeworm.com/dl/663/295814.html VHDL/FPGA/Verilog

这是关于2分频的vhdl实现和verilog hdl实现

这是关于2分频的vhdl实现和verilog hdl实现，都已经仿真验证了其正确性，大家可以对比参考。
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https://www.eeworm.com/dl/663/314147.html VHDL/FPGA/Verilog

vhdl3分频功能看名字就知道了

vhdl3分频功能看名字就知道了，还用多说什么吗，大家都是聪明人
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https://www.eeworm.com/dl/663/354674.html VHDL/FPGA/Verilog

应用VHDL语言将高稳晶振分频得到1pps

应用VHDL语言将高稳晶振分频得到1pps，使用GPS的1pps信号作为触发
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