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数控分频器设计:对于一个加法计数器
数控分频器设计:对于一个加法计数器
VHDL/FPGA/Verilog
2 K
114 次下载
2015-07-16
资源详细信息
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文件大小
2 K
资源分类
VHDL/FPGA/Verilog
上传者
zhou28
发布时间
2015-07-16 00:13
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114
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数控分频器设计:对于一个加法计数器 - 资源详细说明
数控分频器设计:对于一个加法计数器,装载不同的计数初始值时,会有不同频率的溢出输出信号。计数器溢出时,输出‘1’电平,同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号;否则输出‘0’电平。
数控分频器设计:对于一个加法计数器 - 源码文件列表
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