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分频器 的查询结果
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技术资料 74LS56P.pdf
英文描述： FREQUENCY DIVIDERS
中文描述： 分频器
VHDL/FPGA/Verilog 键控加/减计数器,将20MHz系统时钟经分频器后可得到5M、1M、100K、10K、5K、1K、10Hz、1Hz
键控加/减计数器,将20MHz系统时钟经分频器后可得到5M、1M、100K、10K、5K、1K、10Hz、1Hz
RFID编程 DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成.
整个系统的中心频率(即signal_in和signal_out的码速率的2倍)
为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. ...
VHDL/FPGA/Verilog VHDL程序来让蜂鸣器发出音乐的声音 这种电路设计要分好几个模块 主要思路是用ROM记录乐谱 然后用分频器分频 还有就是用计数器读取乐谱 另外还可以扩展 使其显示音符
VHDL程序来让蜂鸣器发出音乐的声音
这种电路设计要分好几个模块
主要思路是用ROM记录乐谱
然后用分频器分频
还有就是用计数器读取乐谱
另外还可以扩展 使其显示音符
这是一个做好了的 就是ROM没填谱
VHDL/FPGA/Verilog 分频系数为8
分频系数为8，分频输出信号占空比为50 的分频器
技术资料 集成电路CD系列之CD4017
英文描述： Decade Counter/Divider with 10 Decoded Outputs . Divide-by-8 Counter/Divider with 8 Decoded Outputs
中文描述： 十年计数器/ 10解码输出分频器。分频8计数器/ 8解码输出分频器
VHDL/FPGA/Verilog 利用verilog语言
利用verilog语言，设计分频器，很不错的参考资料