r.v

用verilog设计一个简单的cpu系统

module r(din, clk, rst,rload, dout);
input[7:0]din;
input clk,rst, rload;
output[7:0] dout;
reg[7:0] dout;
always@(posedge clk or negedge rst)
if(!rst)
dout<=0;
else if(rload)
	dout<=din;
endmodule