_primary.vhd

来自「用4位十进制计数器对用户输入时钟信号进行计数」· VHDL 代码 · 共 13 行

library verilog;
use verilog.vl_types.all;
entity NAND2 is
    generic(
        TPD             : integer := 0
    );
    port(
        Y               : out    vl_logic;
        IN1             : in     vl_logic;
        IN2             : in     vl_logic
    );
end NAND2;