_primary.vhd

来自「用4位十进制计数器对用户输入时钟信号进行计数」· VHDL 代码 · 共 10 行

library verilog;
use verilog.vl_types.all;
entity TRIBUF0_frequen_cout is
    port(
        Y               : out    vl_logic;
        IN1             : in     vl_logic;
        OE              : in     vl_logic
    );
end TRIBUF0_frequen_cout;