tri32.v

来自「A small MIPS R2000 implementation in VHD」· Verilog 代码 · 共 12 行

V
12 行
字号 
module Tri32(I, OE, O);

  input		[31:0] I;
  input		OE;
  output	[31:0] O;

  // output is set to the input if output enable is asserted, tristated otherwise
	  
  assign O = (OE) ? I : 32'hzzzzzzzz;

endmodule

tri32.v - 源码说明

本页面展示了「A small MIPS R2000 implementation in VHDL」中的 tri32.v 源码文件，采用 Verilog 编程语言编写，共 12 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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