par_ser.v

来自「这是我做的一个BCH译码模块硬件语言模块」· Verilog 代码 · 共 28 行

module par_ser(clk,rst,word,word_en,word_en_start,data_out);
    input [0:0] clk;
    input [0:0] rst;
	 input word_en;
	 input word_en_start;
    input [29:0] word;
	
    output [0:0] data_out;
	 
	 reg [29:0] shift_reg;

	 assign data_out=shift_reg[29];


	  always @(posedge clk or negedge rst)
			  begin
			      if(!rst)
					  shift_reg<=0;
					else if(word_en)
					  shift_reg<=word;
					else if (word_en_start)
					shift_reg<={shift_reg[28:0],1'b0};
			  end



endmodule