ram20x15.v

来自「这是我做的一个BCH译码模块硬件语言模块」· Verilog 代码 · 共 53 行

`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:    15:14:11 12/12/06
// Design Name:    
// Module Name:    ram20x15
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////
 module ram20x15 (addra,dina,wea,clka,addrb,clkb,doutb,enb,sinitb);	 

parameter    len='d19;
parameter	 wid='d14;
parameter	 add='d4;	
		
	input  [add:0]  addra ; 
	input  [wid:0]	 dina  ; 
	input			 wea   ; 
	input			 clka  ; 
	input	[add:0]	 addrb ; 
	input			 clkb  ; 	
	output  wire [wid:0]  doutb ;
	input     		 enb   ;
	input		    sinitb ;

reg  [wid:0]  dout ;
reg [wid:0] mem[len:0]; 

always @ (posedge clka)
begin 
          if (wea) 
            mem[addra] <= dina;
end    

always @ (posedge clkb)
begin  
      if (enb ) 
         dout<=mem[addrb];   
end 

assign doutb=dout;  	
endmodule