generate_m.v

用vhdl语言实现2DPSK数字传输

module generate_m(reset,clk_m,qm);
input reset,clk_m;
output qm;

reg [11:0] q;
wire qm;

assign qm=q[0];

always @(posedge clk_m)
begin
if(reset==0) q=12'b101010100101;
else 
	begin 
		q=q>>1;
		q[11]=qm;
	end
end

endmodule