pass_buffer.v

来自「用vhdl语言实现2DPSK数字传输」· Verilog 代码 · 共 28 行

//这个模块实在琐存信号的控制下，实现实时数据与琐存数据的转换；
//将用于数码管显示，LED灯的数据输入端；lock用于LCD显示控制模块的时钟驱动。
//lock==0;表示琐存数据；
module pass_buffer(change,din,dout,lock);
input change,din;
output dout,lock;
//wire out0,lock;
wire lock;
reg out1;
reg pass;

assign lock=~pass;

always @(posedge change)
begin 
pass=~pass;
end

//assign out0=din&&(~pass);
always @(posedge pass)
begin
out1=din;
end
assign dout=(din&&(~pass))||(out1&&pass);

endmodule
//pass==0：实时跟踪；lock=1;
//pass==1; 琐存模式；lock=0;