my_trigger.v

来自「用vhdl语言实现2DPSK数字传输」· Verilog 代码 · 共 13 行

module my_trigger (set,reset,q);
input set,reset;
output q;

reg q;

always @(set or reset)
begin
if(set==1) q=1;
else if(reset==1) q=0;
else q=q;
end
endmodule