shift_detect.v

来自「用vhdl语言实现2DPSK数字传输」· Verilog 代码 · 共 16 行

module  shift_detect(clk,m1,a);
input clk,m1;
output a;

wire m2;
wire m3;
wire [4:0] q;

assign m2=q[4];
assign m3=q[0];

my_shift_reg (.clk(clk),.d(m1),.q(q));
xor (a,m2,m3);

endmodule