generate_dm.v

来自「用vhdl语言实现2DPSK数字传输」· Verilog 代码 · 共 20 行

module generate_dm(reset,clk_m,dm);
input reset,clk_m;
output dm;

reg [7:0] q;
wire dm;

assign dm=q[0];

always @(posedge clk_m)
begin
if(reset==0) q=8'b10100101;
else 
	begin 
		q=q>>1;
		q[7]=dm;
	end
end

endmodule