elc_clock.fit.rpt

verilog实践 elc_clock 电子时钟设计

; Optimize IOC Register Placement for Timing         ; On                             ; On                             ;
; Limit to One Fitting Attempt                       ; Off                            ; Off                            ;
; Final Placement Optimizations                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                      ; 1                              ; 1                              ;
; Slow Slew Rate                                     ; Off                            ; Off                            ;
; PCI I/O                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                  ; On                             ; On                             ;
; Auto Merge PLLs                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic ; Off                            ; Off                            ;
; Perform Register Duplication                       ; Off                            ; Off                            ;
; Perform Register Retiming                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining             ; Off                            ; Off                            ;
; Fitter Effort                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication           ; Auto                           ; Auto                           ;
; Auto Register Duplication                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                  ; On                             ; On                             ;
; Auto Global Register Control Signals               ; On                             ; On                             ;
; Stop After Congestion Map Generation               ; Off                            ; Off                            ;
; Use smart compilation                              ; Off                            ; Off                            ;
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; Pin-Out File ;
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The pin-out file can be found in D:/毕业设计文件/实习训练/Verilog实践/电子时钟/elc_clock.pin.


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; Fitter Resource Usage Summary                                      ;
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; Resource                                    ; Usage                ;
+---------------------------------------------+----------------------+
; Total logic elements                        ; 489 / 2,910 ( 17 % ) ;
;     -- Combinational with no register       ; 395                  ;
;     -- Register only                        ; 0                    ;
;     -- Combinational with a register        ; 94                   ;
;                                             ;                      ;
; Logic element usage by number of LUT inputs ;                      ;
;     -- 4 input functions                    ; 141                  ;
;     -- 3 input functions                    ; 76                   ;
;     -- 2 input functions                    ; 180                  ;
;     -- 1 input functions                    ; 92                   ;
;     -- 0 input functions                    ; 0                    ;
;                                             ;                      ;
; Logic elements by mode                      ;                      ;
;     -- normal mode                          ; 312                  ;
;     -- arithmetic mode                      ; 177                  ;
;     -- qfbk mode                            ; 0                    ;
;     -- register cascade mode                ; 0                    ;
;     -- synchronous clear/load mode          ; 71                   ;
;     -- asynchronous clear/load mode         ; 0                    ;
;                                             ;                      ;
; Total registers                             ; 94 / 3,210 ( 3 % )   ;
; Total LABs                                  ; 56 / 291 ( 19 % )    ;
; Logic elements in carry chains              ; 227                  ;
; User inserted logic elements                ; 0                    ;
; Virtual pins                                ; 0                    ;
; I/O pins                                    ; 21 / 104 ( 20 % )    ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )       ;
; Global signals                              ; 3                    ;
; M4Ks                                        ; 0 / 13 ( 0 % )       ;
; Total memory bits                           ; 0 / 59,904 ( 0 % )   ;
; Total RAM block bits                        ; 0 / 59,904 ( 0 % )   ;
; PLLs                                        ; 0 / 1 ( 0 % )        ;
; Global clocks                               ; 3 / 8 ( 38 % )       ;
; Average interconnect usage                  ; 3%                   ;
; Peak interconnect usage                     ; 5%                   ;
; Maximum fan-out node                        ; clk                  ;
; Maximum fan-out                             ; 52                   ;
; Highest non-global fan-out signal           ; number[0]            ;
; Highest non-global fan-out                  ; 41                   ;
; Total fan-out                               ; 1506                 ;
; Average fan-out                             ; 2.94                 ;
+---------------------------------------------+----------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                  ;
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name  ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk   ; 16    ; 1        ; 0            ; 8            ; 2           ; 52                    ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; key0  ; 1     ; 1        ; 0            ; 13           ; 0           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;