dispselect.hier_info

verilog写的数字频率计的选择模块,用与显示的选择

|dispselect
clk => disp_select[1]~reg0.CLK
clk => disp_select[0]~reg0.CLK
clk => Q[5]~reg0.CLK
clk => Q[4]~reg0.CLK
clk => Q[3]~reg0.CLK
clk => Q[2]~reg0.CLK
clk => Q[1]~reg0.CLK
clk => Q[0]~reg0.CLK
clk => disp_select[2]~reg0.CLK
disp_select[0] <= disp_select[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
disp_select[1] <= disp_select[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
disp_select[2] <= disp_select[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[0] <= Q[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[1] <= Q[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[2] <= Q[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[3] <= Q[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[4] <= Q[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[5] <= Q[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE