_primary.vhd

来自「DDR（双速率）SDRAM控制器参考设计verilog代码」· VHDL 代码 · 共 33 行

library verilog;
use verilog.vl_types.all;
entity mt46v4m16 is
    generic(
        addr_bits       : integer := 12;
        data_bits       : integer := 16;
        col_bits        : integer := 8;
        mem_sizes       : integer := 1048575;
        tmrd            : integer := 2;
        trc             : integer := 70;
        tras            : integer := 50;
        trcd            : integer := 20;
        trrd            : integer := 20;
        trp             : integer := 20;
        twr             : integer := 4;
        twtr            : integer := 2
    );
    port(
        dq              : inout  vl_logic_vector;
        dqs             : inout  vl_logic;
        addr            : in     vl_logic_vector;
        ba              : in     vl_logic_vector(1 downto 0);
        clk             : in     vl_logic;
        clk_n           : in     vl_logic;
        cke             : in     vl_logic;
        cs_n            : in     vl_logic;
        ras_n           : in     vl_logic;
        cas_n           : in     vl_logic;
        we_n            : in     vl_logic;
        dm              : in     vl_logic_vector(1 downto 0)
    );
end mt46v4m16;