config_dac.tan.rpt
来自「Verilog实现 spi接口的FPGA实现 通过仿真」· RPT 代码 · 共 363 行 · 第 1/5 页
RPT
363 行
; N/A ; Restricted to 420.17 MHz ( period = 2.380 ns ) ; main_state.DATA ; rd_data[1]~reg0 ; clk ; clk ; None ; None ; 1.633 ns ;
; N/A ; Restricted to 420.17 MHz ( period = 2.380 ns ) ; main_state.DATA ; rd_data[2]~reg0 ; clk ; clk ; None ; None ; 1.633 ns ;
; N/A ; Restricted to 420.17 MHz ( period = 2.380 ns ) ; main_state.DATA ; rd_data[3]~reg0 ; clk ; clk ; None ; None ; 1.633 ns ;
; N/A ; Restricted to 420.17 MHz ( period = 2.380 ns ) ; main_state.DATA ; rd_data[4]~reg0 ; clk ; clk ; None ; None ; 1.633 ns ;
; N/A ; Restricted to 420.17 MHz ( period = 2.380 ns ) ; main_state.DATA ; rd_data[5]~reg0 ; clk ; clk ; None ; None ; 1.633 ns ;
; N/A ; Restricted to 420.17 MHz ( period = 2.380 ns ) ; main_state.DATA ; rd_data[6]~reg0 ; clk ; clk ; None ; None ; 1.633 ns ;
; N/A ; Restricted to 420.17 MHz ( period = 2.380 ns ) ; main_state.DATA ; rd_data[7]~reg0 ; clk ; clk ; None ; None ; 1.633 ns ;
; N/A ; Restricted to 420.17 MHz ( period = 2.380 ns ) ; bit_transfered[7] ; main_state.DATA ; clk ; clk ; None ; None ; 1.628 ns ;
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; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ;
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