config_dac.tan.rpt
来自「Verilog实现 spi接口的FPGA实现 通过仿真」· RPT 代码 · 共 363 行 · 第 1/5 页
RPT
363 行
; Report IO Paths Separately ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+------------------------+------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+------------------------+------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 357.78 MHz ( period = 2.795 ns ) ; sck_count[0] ; data_to_send[7] ; clk ; clk ; None ; None ; 2.582 ns ;
; N/A ; 357.78 MHz ( period = 2.795 ns ) ; sck_count[0] ; data_to_send[6] ; clk ; clk ; None ; None ; 2.582 ns ;
; N/A ; 357.78 MHz ( period = 2.795 ns ) ; sck_count[0] ; data_to_send[5] ; clk ; clk ; None ; None ; 2.582 ns ;
; N/A ; 357.78 MHz ( period = 2.795 ns ) ; sck_count[0] ; data_to_send[4] ; clk ; clk ; None ; None ; 2.582 ns ;
; N/A ; 357.78 MHz ( period = 2.795 ns ) ; sck_count[0] ; data_to_send[3] ; clk ; clk ; None ; None ; 2.582 ns ;
; N/A ; 357.78 MHz ( period = 2.795 ns ) ; sck_count[0] ; data_to_send[2] ; clk ; clk ; None ; None ; 2.582 ns ;
; N/A ; 357.78 MHz ( period = 2.795 ns ) ; sck_count[0] ; data_to_send[1] ; clk ; clk ; None ; None ; 2.582 ns ;
; N/A ; 361.01 MHz ( period = 2.770 ns ) ; sck_count[1] ; bit_transfered[6] ; clk ; clk ; None ; None ; 2.555 ns ;
; N/A ; 361.01 MHz ( period = 2.770 ns ) ; sck_count[1] ; bit_transfered[5] ; clk ; clk ; None ; None ; 2.555 ns ;
; N/A ; 361.01 MHz ( period = 2.770 ns ) ; sck_count[1] ; bit_transfered[4] ; clk ; clk ; None ; None ; 2.555 ns ;
; N/A ; 361.01 MHz ( period = 2.770 ns ) ; sck_count[1] ; bit_transfered[3] ; clk ; clk ; None ; None ; 2.555 ns ;
; N/A ; 361.01 MHz ( period = 2.770 ns ) ; sck_count[1] ; bit_transfered[2] ; clk ; clk ; None ; None ; 2.555 ns ;
; N/A ; 389.86 MHz ( period = 2.565 ns ) ; main_state.START ; bit_transfered[6] ; clk ; clk ; None ; None ; 2.351 ns ;
; N/A ; 389.86 MHz ( period = 2.565 ns ) ; main_state.START ; bit_transfered[5] ; clk ; clk ; None ; None ; 2.351 ns ;
; N/A ; 389.86 MHz ( period = 2.565 ns ) ; main_state.START ; bit_transfered[4] ; clk ; clk ; None ; None ; 2.351 ns ;
; N/A ; 389.86 MHz ( period = 2.565 ns ) ; main_state.START ; bit_transfered[3] ; clk ; clk ; None ; None ; 2.351 ns ;
; N/A ; 389.86 MHz ( period = 2.565 ns ) ; main_state.START ; bit_transfered[2] ; clk ; clk ; None ; None ; 2.351 ns ;
; N/A ; 401.45 MHz ( period = 2.491 ns ) ; sck_count[1] ; rd_data[0]~reg0 ; clk ; clk ; None ; None ; 2.277 ns ;
; N/A ; 401.45 MHz ( period = 2.491 ns ) ; sck_count[1] ; rd_data[1]~reg0 ; clk ; clk ; None ; None ; 2.277 ns ;
; N/A ; 401.45 MHz ( period = 2.491 ns ) ; sck_count[1] ; rd_data[2]~reg0 ; clk ; clk ; None ; None ; 2.277 ns ;
; N/A ; 401.45 MHz ( period = 2.491 ns ) ; sck_count[1] ; rd_data[3]~reg0 ; clk ; clk ; None ; None ; 2.277 ns ;
; N/A ; 401.45 MHz ( period = 2.491 ns ) ; sck_count[1] ; rd_data[4]~reg0 ; clk ; clk ; None ; None ; 2.277 ns ;
; N/A ; 401.45 MHz ( period = 2.491 ns ) ; sck_count[1] ; rd_data[5]~reg0 ; clk ; clk ; None ; None ; 2.277 ns ;
; N/A ; 401.45 MHz ( period = 2.491 ns ) ; sck_count[1] ; rd_data[6]~reg0 ; clk ; clk ; None ; None ; 2.277 ns ;
; N/A ; 401.45 MHz ( period = 2.491 ns ) ; sck_count[1] ; rd_data[7]~reg0 ; clk ; clk ; None ; None ; 2.277 ns ;
; N/A ; 402.25 MHz ( period = 2.486 ns ) ; sck_count[0] ; bit_transfered[6] ; clk ; clk ; None ; None ; 2.271 ns ;
; N/A ; 402.25 MHz ( period = 2.486 ns ) ; sck_count[0] ; bit_transfered[5] ; clk ; clk ; None ; None ; 2.271 ns ;
; N/A ; 402.25 MHz ( period = 2.486 ns ) ; sck_count[0] ; bit_transfered[4] ; clk ; clk ; None ; None ; 2.271 ns ;
; N/A ; 402.25 MHz ( period = 2.486 ns ) ; sck_count[0] ; bit_transfered[3] ; clk ; clk ; None ; None ; 2.271 ns ;
; N/A ; 402.25 MHz ( period = 2.486 ns ) ; sck_count[0] ; bit_transfered[2] ; clk ; clk ; None ; None ; 2.271 ns ;
; N/A ; 408.00 MHz ( period = 2.451 ns ) ; main_state.IDLE ; bit_transfered[6] ; clk ; clk ; None ; None ; 2.237 ns ;
; N/A ; 408.00 MHz ( period = 2.451 ns ) ; main_state.IDLE ; bit_transfered[5] ; clk ; clk ; None ; None ; 2.237 ns ;
; N/A ; 408.00 MHz ( period = 2.451 ns ) ; main_state.IDLE ; bit_transfered[4] ; clk ; clk ; None ; None ; 2.237 ns ;
; N/A ; 408.00 MHz ( period = 2.451 ns ) ; main_state.IDLE ; bit_transfered[3] ; clk ; clk ; None ; None ; 2.237 ns ;
; N/A ; 408.00 MHz ( period = 2.451 ns ) ; main_state.IDLE ; bit_transfered[2] ; clk ; clk ; None ; None ; 2.237 ns ;
; N/A ; 408.33 MHz ( period = 2.449 ns ) ; main_state.INSTRUCTION ; data_to_send[7] ; clk ; clk ; None ; None ; 2.236 ns ;
; N/A ; 408.33 MHz ( period = 2.449 ns ) ; main_state.INSTRUCTION ; data_to_send[6] ; clk ; clk ; None ; None ; 2.236 ns ;
; N/A ; 408.33 MHz ( period = 2.449 ns ) ; main_state.INSTRUCTION ; data_to_send[5] ; clk ; clk ; None ; None ; 2.236 ns ;
; N/A ; 408.33 MHz ( period = 2.449 ns ) ; main_state.INSTRUCTION ; data_to_send[4] ; clk ; clk ; None ; None ; 2.236 ns ;
; N/A ; 408.33 MHz ( period = 2.449 ns ) ; main_state.INSTRUCTION ; data_to_send[3] ; clk ; clk ; None ; None ; 2.236 ns ;
; N/A ; 408.33 MHz ( period = 2.449 ns ) ; main_state.INSTRUCTION ; data_to_send[2] ; clk ; clk ; None ; None ; 2.236 ns ;
; N/A ; 408.33 MHz ( period = 2.449 ns ) ; main_state.INSTRUCTION ; data_to_send[1] ; clk ; clk ; None ; None ; 2.236 ns ;
; N/A ; 415.97 MHz ( period = 2.404 ns ) ; bit_transfered[7] ; rd_data[0]~reg0 ; clk ; clk ; None ; None ; 2.189 ns ;
; N/A ; 415.97 MHz ( period = 2.404 ns ) ; bit_transfered[7] ; rd_data[1]~reg0 ; clk ; clk ; None ; None ; 2.189 ns ;
; N/A ; 415.97 MHz ( period = 2.404 ns ) ; bit_transfered[7] ; rd_data[2]~reg0 ; clk ; clk ; None ; None ; 2.189 ns ;
; N/A ; 415.97 MHz ( period = 2.404 ns ) ; bit_transfered[7] ; rd_data[3]~reg0 ; clk ; clk ; None ; None ; 2.189 ns ;
; N/A ; 415.97 MHz ( period = 2.404 ns ) ; bit_transfered[7] ; rd_data[4]~reg0 ; clk ; clk ; None ; None ; 2.189 ns ;
; N/A ; 415.97 MHz ( period = 2.404 ns ) ; bit_transfered[7] ; rd_data[5]~reg0 ; clk ; clk ; None ; None ; 2.189 ns ;
; N/A ; 415.97 MHz ( period = 2.404 ns ) ; bit_transfered[7] ; rd_data[6]~reg0 ; clk ; clk ; None ; None ; 2.189 ns ;
; N/A ; 415.97 MHz ( period = 2.404 ns ) ; bit_transfered[7] ; rd_data[7]~reg0 ; clk ; clk ; None ; None ; 2.189 ns ;
; N/A ; 417.01 MHz ( period = 2.398 ns ) ; bit_transfered[0] ; data_to_send[7] ; clk ; clk ; None ; None ; 2.184 ns ;
; N/A ; 417.01 MHz ( period = 2.398 ns ) ; bit_transfered[0] ; data_to_send[6] ; clk ; clk ; None ; None ; 2.184 ns ;
; N/A ; 417.01 MHz ( period = 2.398 ns ) ; bit_transfered[0] ; data_to_send[5] ; clk ; clk ; None ; None ; 2.184 ns ;
; N/A ; 417.01 MHz ( period = 2.398 ns ) ; bit_transfered[0] ; data_to_send[4] ; clk ; clk ; None ; None ; 2.184 ns ;
; N/A ; 417.01 MHz ( period = 2.398 ns ) ; bit_transfered[0] ; data_to_send[3] ; clk ; clk ; None ; None ; 2.184 ns ;
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