addtest.v

关于verilog的各个基本模块的源代码

module addtest;

reg [31:0]a,b;
reg sub;
wire [31:0]s;
wire c,v,n;
//c代表进位c＝1时产生进位；n代表负，n＝1时结果为负；v代表上溢，v＝1时上溢；z代表零，z＝1时结果为0；
add atest(a,b,sub,s,c,v,n);

initial
  begin
#50 a=32'b0000_0100_0000_0000_0000_0000_0000_0001;
    b=32'b0000_0100_0000_0000_0000_0000_0000_0010;
    sub=0;
#50 a=32'b1111_1111_1111_1111_1111_1111_1111_1111;
    b=32'b1111_1111_1111_1111_1111_1111_1111_1111;
    sub=0;
#50 a=32'b1000_0000_0000_0000_0000_0000_0001_0000;
    b=32'b1000_0000_0000_0000_0000_0000_0010_0000;
    sub=1;
#50 a=32'b0000_0000_0000_0000_0000_0000_0000_0000;
    b=32'b0000_0000_0000_0000_0000_0000_0000_0000;
    sub=0;
#50 a=32'b0000_0000_0000_0000_0000_0000_0000_0000;
    b=32'b0000_0000_0000_0000_0000_0000_0000_0000;
    sub=1;
#50 a=32'b1111_1111_1111_1111_1111_1111_1111_1111;
    b=32'b1111_1111_1111_1111_1111_1111_1111_1111;
    sub=1;
#50 a=32'b0000_0100_0000_0000_0000_0000_0000_0001;
    b=32'b1000_0100_0000_0000_0000_0000_0000_0010;
    sub=1;
#50 a=32'b1000_0100_0000_0000_0000_0000_0000_0001;
    b=32'b0000_0100_0000_0000_0000_0000_0000_0010;
    sub=1;
#50 $stop;
  end
endmodule