ir.v

来自「关于verilog的各个基本模块的源代码」· Verilog 代码 · 共 10 行

module ir(irout,irin,clk,reset,writeir);

output[31:0] irout;
input[31:0] irin;
input clk,reset,writeir;

register  u(irout,irin,clk,reset,writeir);

endmodule