alladdtest.v

关于verilog的各个基本模块的源代码

module alladdtest;

reg a,b,ci;
wire s,co;

alladd at(a,b,s,ci,co);

initial
  begin
#50 a=0;
    b=0;
    ci=0;
#50 a=0;
    b=1;
    ci=0;
#50 a=1;
    b=0;
    ci=0; 
#50 a=1;
    b=1;
    ci=0;
#50 a=0;
    b=0;
    ci=1;
#50 a=1;
    b=0;
    ci=1;
#50 a=1;
    b=1;
    ci=1;
#50 $stop;
   end
endmodule