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4位数据比较器 通过VHDL语言设计出4位数据比较器

library ieee;  -------标准库IEEE
use ieee.std_logic_1164.all;-------程序包STD_LOGIC_1164.ALL
entity lc is    --------实体LC
port (        --------端口声明
a,b:in std_logic_vector(3 downto 0);-----声明a,b是标准逻辑矢量类型的输入端口
      fa,fb,fe:out std_logic    ---------声明fa,fb,fe是标准逻辑矢量类型的输出端口
);
end lc;
architecture four of lc is  --------结构实体four
begin
process(a,b)           -------敏感信号（a,b）
begin                -------开始比较a,b的大小
if a>b then
 fa<='1';             -----若a大于b，则fa等于1
fb<='0';              
fe<='0';             
elsif a<b then
 fa<='0';             -----若a小于b，则fb等于1
fb<='1';
fe<='0';
elsif a=b then
 fa<='0';             -----若a等于b，则fe等于1
fb<='0';
fe<='1';
end if;          ------结束IF语句
end process;     ------结束敏感信号
end four;       -------结束结构体four