reg_add.map.rpt

来自「自己用VHDL写的并行乘法累加和元算」· RPT 代码 · 共 409 行 · 第 1/3 页

; Total registers                             ; 18          ;
; I/O pins                                    ; 101         ;
; Maximum fan-out node                        ; process0~50 ;
; Maximum fan-out                             ; 95          ;
; Total fan-out                               ; 778         ;
; Average fan-out                             ; 2.16        ;
+---------------------------------------------+-------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity                                                                                                          ;
+----------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+---------------------+
; Compilation Hierarchy Node ; LC Combinationals ; LC Registers ; Memory Bits ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; Full Hierarchy Name ;
+----------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+---------------------+
; |reg_add                   ; 242 (242)         ; 18 (18)      ; 0           ; 0            ; 0       ; 0         ; 101  ; 0            ; |reg_add            ;
+----------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+---------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+-----------------------------------------------------+
; User-Specified and Inferred Latches                 ;
+-----------------------------------------------+-----+
; Latch Name                                    ;     ;
+-----------------------------------------------+-----+
; flag$latch                                    ;     ;
; data_yn[0]$latch                              ;     ;
; data_yn[1]$latch                              ;     ;
; data_yn[2]$latch                              ;     ;
; data_yn[3]$latch                              ;     ;
; data_yn[4]$latch                              ;     ;
; data_yn[5]$latch                              ;     ;
; data_yn[6]$latch                              ;     ;
; data_yn[7]$latch                              ;     ;
; sum[10]                                       ;     ;
; sum[11]                                       ;     ;
; sum[12]                                       ;     ;
; sum[13]                                       ;     ;
; sum[14]                                       ;     ;
; sum[15]                                       ;     ;
; sum[16]                                       ;     ;
; sum[17]                                       ;     ;
; sum104[10]                                    ;     ;
; sum104[9]                                     ;     ;
; sum104[8]                                     ;     ;
; sum104[7]                                     ;     ;
; sum104[6]                                     ;     ;
; sum104[5]                                     ;     ;
; sum104[4]                                     ;     ;
; sum104[3]                                     ;     ;
; sum104[2]                                     ;     ;
; sum104[1]                                     ;     ;
; sum104[11]                                    ;     ;
; sum102[9]                                     ;     ;
; sum101[9]                                     ;     ;
; sum102[8]                                     ;     ;
; sum101[8]                                     ;     ;
; sum102[7]                                     ;     ;
; sum101[7]                                     ;     ;
; sum102[6]                                     ;     ;
; sum101[6]                                     ;     ;
; sum102[5]                                     ;     ;
; sum101[5]                                     ;     ;
; sum102[4]                                     ;     ;
; sum101[4]                                     ;     ;
; sum102[3]                                     ;     ;
; sum101[3]                                     ;     ;
; sum102[2]                                     ;     ;
; sum101[2]                                     ;     ;
; sum102[1]                                     ;     ;
; sum101[1]                                     ;     ;
; sum102[0]                                     ;     ;
; sum101[0]                                     ;     ;
; sum103[9]                                     ;     ;
; sum103[8]                                     ;     ;
; sum103[7]                                     ;     ;
; sum103[6]                                     ;     ;
; sum103[5]                                     ;     ;
; sum103[4]                                     ;     ;
; sum103[3]                                     ;     ;
; sum103[2]                                     ;     ;
; sum103[1]                                     ;     ;
; sum103[0]                                     ;     ;
; sum[9]                                        ;     ;
; sum[8]                                        ;     ;
; sum[7]                                        ;     ;
; sum[6]                                        ;     ;
; sum[5]                                        ;     ;
; sum[4]                                        ;     ;
; sum[3]                                        ;     ;
; sum[2]                                        ;     ;
; sum[1]                                        ;     ;
; sum[0]                                        ;     ;
; sum94[8]                                      ;     ;
; sum93[8]                                      ;     ;
; sum94[7]                                      ;     ;
; sum93[7]                                      ;     ;
; sum94[6]                                      ;     ;
; sum93[6]                                      ;     ;
; sum94[5]                                      ;     ;
; sum93[5]                                      ;     ;
; sum94[4]                                      ;     ;
; sum93[4]                                      ;     ;
; sum94[3]                                      ;     ;
; sum93[3]                                      ;     ;
; sum94[2]                                      ;     ;
; sum93[2]                                      ;     ;
; sum94[1]                                      ;     ;
; sum93[1]                                      ;     ;
; sum94[0]                                      ;     ;
; sum93[0]                                      ;     ;
; sum92[8]                                      ;     ;
; sum91[8]                                      ;     ;
; sum92[7]                                      ;     ;
; sum91[7]                                      ;     ;
; sum92[6]                                      ;     ;
; sum91[6]                                      ;     ;
; sum92[5]                                      ;     ;
; sum91[5]                                      ;     ;
; sum92[4]                                      ;     ;
; sum91[4]                                      ;     ;
; sum92[3]                                      ;     ;
; sum91[3]                                      ;     ;
; sum92[2]                                      ;     ;
; sum91[2]                                      ;     ;
; Number of user-specified and inferred latches ; 122 ;
+-----------------------------------------------+-----+
Table restricted to first 100 entries. Note: All latches listed above may not be present at the end of synthesis due to various synthesis optimizations.


+------------------------------------------------------+
; General Register Statistics                          ;
+----------------------------------------------+-------+
; Statistic                                    ; Value ;
+----------------------------------------------+-------+
; Total registers                              ; 18    ;
; Number of registers using Synchronous Clear  ; 0     ;
; Number of registers using Synchronous Load   ; 0     ;