💻 自己用VHDL写的并行乘法累加和元算 - 源码文件列表

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源码文件总数： 50 个
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序号
文件名
文件大小
操作
1
📄 reg_add.fit.rpt
64 KB
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2
📄 reg_add.asm.rpt
5.38 KB
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3
📄 reg_add.qpf
942 B
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4
📄 reg_add.tan.rpt
64 KB
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5
📄 reg_add.pin
25.98 KB
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6
📄 reg_add.sim.rpt
3.71 KB
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7
📄 reg_add.fit.summary
522 B
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8
📄 reg_add.tan.summary
1.64 KB
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9
📄 reg_add.bsf
4.4 KB
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10
📄 reg_add.qsf
1.96 KB
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11
📄 reg_add.map.rpt
32.03 KB
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12
📄 reg_add.fit.eqn
52.53 KB
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13
📄 reg_add.flow.rpt
3.9 KB
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14
📄 reg_add.map.summary
457 B
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15
📄 reg_add.vhd
3.17 KB
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16
📄 reg_add.map.eqn
41.52 KB
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17
📄 reg_add.vwf
43.76 KB
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18
📄 reg_add.cmp.hdb
0 B
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19
📄 reg_add.asm.qmsg
1.35 KB
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20
📄 reg_add.cmp.tdb
0 B
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21
📄 reg_add.sim.qmsg
1.31 KB
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22
📄 reg_add.hif
433 B
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23
📄 reg_add_sim.qrpt
0 B
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24
📄 reg_add.syn_hier_info
0 B
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25
📄 reg_add.db_info
136 B
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26
📄 reg_add.tan.qmsg
64 KB
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27
📄 add_sub_g0i.tdf
3.95 KB
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28
📄 reg_add.cmp2.ddb
0 B
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29
📄 reg_add.eco.cdb
0 B
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30
📄 reg_add.rtlv_sg_swap.cdb
0 B
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31
📄 reg_add.sld_design_entry_dsc.sci
0 B
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32
📄 reg_add.cmp.rdb
0 B
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33
📄 reg_add.signalprobe.cdb
0 B
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34
📄 add_sub_f0i.tdf
3.73 KB
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35
📄 reg_add.eds_overflow
3 B
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36
📄 reg_add.pre_map.cdb
0 B
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37
📝 reg_add.cbx.xml
89 B
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38
📄 reg_add.cmp0.ddb
0 B
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39
📄 reg_add.map.cdb
0 B
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40
📄 reg_add.rtlv.hdb
0 B
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41
📄 reg_add.sgdiff.cdb
0 B
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42
📄 reg_add_cmp.qrpt
0 B
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43
📄 add_sub_7vh.tdf
3.53 KB
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44
📄 reg_add.cmp.logdb
4 B
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45
📄 reg_add.sim.hdb
0 B
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46
📄 reg_add.sld_design_entry.sci
0 B
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47
📄 reg_add.fnsim.hdb
0 B
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48
📄 reg_add.sim.vwf
44.18 KB
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49
📄 reg_add.fit.qmsg
64 KB
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50
📄 reg_add.sim.rdb
0 B
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