hdlsynchk.tcl

来自「Core_PWM,verilog语言编写」· TCL 代码 · 共 2 行

TCL
2 行
字号 
check_hdl -file "E:/1/2/PWM/Project/PWM/hdl/PWM.v" -language verilog -library work -family Fusion -verbose no

hdlsynchk.tcl - 源码说明

本页面展示了「Core_PWM,verilog语言编写」中的 hdlsynchk.tcl 源码文件，采用 TCL 编程语言编写，共 2 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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