da_table.v

是几个用Verilog HDL语言编写的源代码（里面包括实现滤波器等）

`timescale 1ns/1ns
module DA_table(table_in_4b,table_out_12b);

parameter TABLE_WDITH = 4;                  //table width 
parameter COEFF_WDITH = 12;                  //coff width

input   [TABLE_WDITH-1:0]  table_in_4b;         //table input 
output  [COEFF_WDITH-1:0]  table_out_12b;        //table output

reg     [COEFF_WDITH-1:0]  table_out_12b;        

//the 4 coefficients : 41,132,341,510

always @(table_in_4b)
  begin
    case (table_in_4b)
      4'b0000 : table_out_12b = 0;
      4'b0001 : table_out_12b = 41;
      4'b0010 : table_out_12b = 132;
      4'b0011 : table_out_12b = 173;
      4'b0100 : table_out_12b = 341;
      4'b0101 : table_out_12b = 382;
      4'b0110 : table_out_12b = 473;
      4'b0111 : table_out_12b = 514;
      4'b1000 : table_out_12b = 510;
      4'b1001 : table_out_12b = 551;
      4'b1010 : table_out_12b = 642;
      4'b1011 : table_out_12b = 683;
      4'b1100 : table_out_12b = 851;
      4'b1101 : table_out_12b = 892;
      4'b1110 : table_out_12b = 983;
      4'b1111 : table_out_12b = 1024;
      default : ;
    endcase
  end
  
endmodule