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是几个用Verilog HDL语言编写的源代码（里面包括实现滤波器等）

例6-1    half_adder.v
例6-2    full_adder.v
例6-3    ripple_adder4b.v
例6-4    fast_adder4b.v
例6-5    pipe_adder8b.v
例6-6    mul4b_shiftadd_fsm.v
例6-7    mul4b_addtree.v
例6-8    integrator_par.v
例6-9    differentiator.v
例6-10   decimation.v
例6-11   interpolation.v
例6-12   sincos.v
例6-13   ser_fir.v
例6-14   fir.v
例6-15   par_fir.v
例6-16   da_fir.v
例6-17   DA_table.v
例6-18   test_par_fir.v
altera 乘法器ip verilog 模型      mul12X13.v