rcvr_tb.v

使用Verilog语言编写

`timescale 1ns/100ps

module rcvr_tb;

	reg clk;
        reg clk16x;
	reg rst;
	reg rxd;
	reg rd;

	wire [7:0] data_out;
	wire EF;
	wire AE;
	wire AF;
	wire FF;
	wire [3:0] count;
	wire [7:0] rsr;

	rcvr u0 (
		.clk(clk),
                .clk16x(clk16x) ,
		.rst(rst), 
		.rxd(rxd), 
		.rd(rd), 
		.data_out(data_out), 
		.EF(EF), 
		.AE(AE), 
		.AF(AF), 
		.FF(FF), 
		.count(count), 
		.rsr(rsr)
	);

	initial begin
		clk = 0;
		forever #15 clk = !clk;
		end
	
	initial begin	
		rst = 0;
		#30 rst = 1 ;
		#100 rst = 0;
		end
		
	initial begin	
		rxd = 1;
		#8000 rxd=0;//起始位
		#8000 rxd=1;
		#8000 rxd=1;
		#8000 rxd=1;
		#8000 rxd=1;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=1;//停止位
		
		#8000 rxd=0;//起始位
		#8000 rxd=1;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=1;//停止位
		
		#8000 rxd=0;//起始位
		#8000 rxd=0;
		#8000 rxd=1;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=1;//停止位
		
		#8000 rxd=0;//起始位
		#8000 rxd=1;
		#8000 rxd=1;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=1;//停止位
			
				#8000 rxd=0;//起始位
		#8000 rxd=1;
		#8000 rxd=1;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=1;//停止位

		#8000 rxd=0;//起始位
		#8000 rxd=1;
		#8000 rxd=1;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=1;//停止位

		#8000 rxd=0;//起始位
		#8000 rxd=1;
		#8000 rxd=1;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=1;//停止位

		#8000 rxd=0;//起始位
		#8000 rxd=1;
		#8000 rxd=1;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=1;//停止位

		#8000 rxd=0;//起始位
		#8000 rxd=1;
		#8000 rxd=1;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=1;//停止位

		#8000 rxd=0;//起始位
		#8000 rxd=1;
		#8000 rxd=1;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=1;//停止位

		#8000 rxd=0;//起始位
		#8000 rxd=1;
		#8000 rxd=1;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=1;//停止位

		#8000 rxd=0;//起始位
		#8000 rxd=1;
		#8000 rxd=1;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=1;//停止位

		#8000 rxd=0;//起始位
		#8000 rxd=1;
		#8000 rxd=1;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=1;//停止位

		#8000 rxd=0;//起始位
		#8000 rxd=1;
		#8000 rxd=1;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=1;//停止位

		#8000 rxd=0;//起始位
		#8000 rxd=1;
		#8000 rxd=1;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=0;
		#8000 rxd=1;//停止位
                end
		
        initial begin
		clk16x = 0;
		forever #250 clk16x = !clk16x;
	        end
		
        initial begin
		rd = 0;
		#500000 rd = 1;
		#500 rd = 0;
		#500 rd = 1;
		#500 rd = 0;
		#500 rd = 1;
		#500 rd = 0;
		#500 rd = 1;
		#500 rd = 0;
	        end


endmodule