s_to_p_tb.v

一个用verilog写的串行传输到并行传输的程序

`timescale  1ns/1ns
module s_to_p_tb  ; 
  reg    sen_en; 
  reg    rec_en;
  reg    mode; 
  reg    rst; 
  wire   [7:0]  data; 
  reg    clk;
  reg   ser_in;
  
  reg [8:0]  plus;
  
  integer delay,k;
  
  parameter   periode=25;
  
  initial 
  begin
      clk=0;
      forever #periode clk=~clk;
  end
  
  initial
  begin
      rst=1'b0;
      mode=1'b1;
      sen_en=1'b1;
      rec_en=1'b1;
      #500 sen_en=1'b0;
      #100 rec_en=1'b0;
      #200 rst=1'b1;
      #1000 rec_en=1'b1;
      #2500 sen_en=1'b1;
  end
  
  initial 
  begin
      for (k=0;k<100;k=k+1)
         begin
             delay=30*({$random} % 6);
             #delay  plus=({$random}%10);
             ser_in=plus[1];
         end
         
     // ser_in=1'b0;
     // #800 ser_in=1'b1;
    //  #400 ser_in=1'b0;
     // #200 ser_in=1'b1;
  end
      
  
  s_to_p   DUT  (.sen_en(sen_en ),.rec_en (rec_en ),.ser_in(ser_in),.mode (mode ),
      .rst (rst ),.data (data ),.clk (clk )); 

endmodule