tian0.v

来自「该工程是基于verilog hdl 语言编写的帧传输协议HDLC帧的发送端代码」· Verilog 代码 · 共 10 行

module tian0(din,flag,out);
input din,flag;
output out;
reg out;
always@(din or flag)
  begin
    if (flag==1) out=1'b0;
    else out=din;
  end
endmodule