sec60.v

来自「用VHDL写的运动计时表程序」· Verilog 代码 · 共 57 行

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    20:47:38 10/29/2006 
// Design Name: 
// Module Name:    sec60 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module sec60(clk, clr, load, data_sec, out_sec, cin_min);
    input clk;
    input clr;
    input load;
    input [7:0] data_sec;
    output [7:0] out_sec;
    output cin_min;
	 reg [7:0] out_sec;
	 reg cin_min;
	 always @(posedge clk or negedge clr or posedge load)
	   begin
		  cin_min<=0;
		  if(!clr)
		  	  out_sec<=8'b0;                    		
		  else if(load)
		     out_sec<=data_sec;
		  else 
		    begin
			    if(out_sec[3:0]>=9)
				   begin
					  if(out_sec[7:4]>=5)
					     begin
						    out_sec<=8'b0;
							 cin_min<=1'b1;
						  end
					  else
					     begin
						    out_sec[3:0]<=0;
							 out_sec[7:4]<=out_sec[7:4]+1;
						  end
				   end
				 else
				    out_sec<=out_sec+1;				
	       end
		end
endmodule