用ISE中各种工具设计“运动计时表”.加深对FPGA/CPLD设计流程的理解 - 免费下载

VHDL/FPGA/Verilog资源 文件大小：342 K

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VHDL/FPGA/Verilog
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资源简介

用ISE中各种工具设计“运动计时表”.加深对FPGA/CPLD设计流程的理解，体会ISE集成的各种设计工具的使用方法与技巧。

源码文件列表

📂 共 194 个源码文件 点击文件名可在线查看源代码

1 📄
tenths.v
大小: 4.15 KB
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2 📄
stopwatch.vf
大小: 1.37 KB
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3 📄
virtex2p.v
大小: 64 KB
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4 📄
black_box.v
大小: 516 B
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5 📄
outs3.vf
大小: 2.55 KB
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6 📄
dcm1.v
大小: 2.17 KB
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7 📄
cnt60.vf
大小: 4.33 KB
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8 📄
stmach_v.v
大小: 2.87 KB
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9 📄
hex2led.v
大小: 928 B
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10 📄
decode.v
大小: 690 B
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11 📄
syn_pro_stopwatch.prd
大小: 396 B
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12 📄
stopwatch.edf
大小: 64 KB
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13 📄
stopwatch.srm
大小: 45.65 KB
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14 📄
stopwatch.plg
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15 📄
stopwatch.fse
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