squwave.v

来自「FPGA上的VERILOG语言编程。通过查找表实现直接数字频率合成。在主控部分通」· Verilog 代码 · 共 27 行

//squwave.v	 	产生方波模块	2006-5-1	version:1.0		作者：田世坤
//								2006-9-2	version:1.1		作者：田世坤
//输入：ClkIn10mhz：系统时钟(10MHz);	
//		Enable：使能信号;
//		Address:地址输入信号；
//输出：DataSquare: 输出幅度信号，8位宽,　送至DAC.
     

module squwave(ClkIn10mhz, Address, DutyCycle,
				DataSquare);
	input ClkIn10mhz;
	input [9:0] Address, DutyCycle;
	output [7:0] DataSquare;
	reg [7:0] DataSquare;
	
		
	always @ (posedge ClkIn10mhz)
	begin
			if(Address <= DutyCycle)		//10'b0111111111
				DataSquare[7:0] = 8'b11111111;
			else
				DataSquare[7:0] = 8'b00000000;
	end	
	
endmodule