risewave.v

来自「FPGA上的VERILOG语言编程。通过查找表实现直接数字频率合成。在主控部分通」· Verilog 代码 · 共 19 行

//risewave.v	 	产生方波模块	2006-9-2	version:1.1		作者：田世坤								
//输入：ClkIn10mhz：系统时钟(10MHz);	
//		Enable：使能信号;
//		Address:地址输入信号；
//输出：DataSquare: 输出幅度信号，8位宽,　送至DAC.

module risewave(ClkIn10mhz, Address,
				DataRisewave);
input ClkIn10mhz;
input [9:0]Address;
output [7:0]DataRisewave;
reg [7:0]DataRisewave;

always @ (posedge ClkIn10mhz)
	begin	
		DataRisewave[7:0] = Address[9:2];
	end
endmodule