triawave.v

来自「FPGA上的VERILOG语言编程。通过查找表实现直接数字频率合成。在主控部分通」· Verilog 代码 · 共 29 行

//triwave.v	 	产生三角波模块  2006-5-1	version:1.0		作者：田世坤
//								2006-9-2	version:1.1		作者：田世坤
//输入：ClkIn10mhz：系统时钟(10MHz);	
//		Enable：使能信号;
//		Address:地址输入信号；
//输出：DataTriangle: 输出幅度信号，8位宽,　送至DAC.


module triawave(ClkIn10mhz, Address, 
				DataTriangle);
input ClkIn10mhz;
input [9:0] Address;
output [7:0] DataTriangle;
reg [7:0] DataTriangle;


	
	always @ (posedge ClkIn10mhz)
	begin
			if(Address <= 10'b0111111111)
			begin
				DataTriangle[7:0] = Address[8:1];
			end	
		  	else
			begin
				DataTriangle[7:0] = ~Address[8:1];
			end
	end
endmodule