_primary.vhd

来自「一个电子中的verilog实验源代码。适合verilog初学者学习参考」· VHDL 代码 · 共 17 行

library verilog;
use verilog.vl_types.all;
entity my_clock_tb is
    generic(
        led_out_0       : integer := 126;
        led_out_1       : integer := 48;
        led_out_2       : integer := 109;
        led_out_3       : integer := 121;
        led_out_4       : integer := 51;
        led_out_5       : integer := 91;
        led_out_6       : integer := 95;
        led_out_7       : integer := 112;
        led_out_8       : integer := 127;
        led_out_9       : integer := 123
    );
end my_clock_tb;