o_alarm.v

来自「一个电子中的verilog实验源代码。适合verilog初学者学习参考」· Verilog 代码 · 共 38 行

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// FileName		:o_alarm.v
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// Discription	:整点报时模块
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// Date			:
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// Author		: dandan
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module o_alarm(clk_1,reset,minute_count,sec_count,o_light_on,o_light);
input clk_1;
input reset;
input [7:0] minute_count,sec_count;
input o_light_on;
output o_light;

reg o_light;

always@(posedge clk_1)
if(reset)
	begin
		o_light<=0;
	end
else
	begin
		if((o_light_on)&&(!minute_count)&&(sec_count<5))		//整点时刻且整点报时开启，o_light亮5秒
			begin
				o_light<=1;
			end
		else
			begin
				o_light<=0;										//否则不报时 
			end
	end
			
endmodule